commit cbce52a426cc940ccc8a22ea740db1da623842d9
parent 3135f6941fddc27cbc35533a6c74ca7eb03211b4
Author: Brian Swetland <swetland@frotz.net>
Date: Thu, 16 Jan 2020 17:51:00 -0800
display: new vga/hdmi display and associated projects
- choice between 40 and 80 columns (and 1.5KB/2.5KB vram)
- choice between 1/2 and 1/4 ascii (and 4KB/2KB prom)
- video ram wraps at column boundaries now (old display
used 64x30 to store 40x30 cells)
- tidier timing generator
Diffstat:
10 files changed, 9234 insertions(+), 1 deletion(-)
diff --git a/hdl/display/display.sv b/hdl/display/display.sv
@@ -0,0 +1,222 @@
+// Copyright 2020, Brian Swetland <swetland@frotz.net>
+// Licensed under the Apache License, Version 2.0.
+
+`default_nettype none
+
+module display #(
+ parameter BPP = 2,
+
+ // WIDE=0 selects 80x30, 2.5KB VRAM
+ // WIDE=1 selects 40x30, 1.5KB VRAM
+ parameter WIDE = 0,
+
+ // MINIFONT=0 selects half-ascii (0 through 127) 4KB PROM
+ // MINIFONT=1 selects quarter-ascii (uppercase only) 2KB PROM
+ // (0..31 map to 32..63, 96..127 map to 64..95)
+ parameter MINIFONT = 0,
+
+ // horizontal timing (all values -1)
+ parameter HZNT_FRONT = 15,
+ parameter HZNT_SYNC = 95,
+ parameter HZNT_BACK = 47,
+ parameter HZNT_ACTIVE = 639,
+
+ // vertical timing (all values -1)
+ parameter VERT_FRONT = 11,
+ parameter VERT_SYNC = 1,
+ parameter VERT_BACK = 29,
+ parameter VERT_ACTIVE = 479
+ )(
+ input wire clk,
+
+ output wire [BPP-1:0]red,
+ output wire [BPP-1:0]grn,
+ output wire [BPP-1:0]blu,
+ output wire hsync,
+ output wire vsync,
+ output wire active,
+ output wire frame,
+
+ input wire wclk,
+ input wire [11:0]waddr,
+ input wire [7:0]wdata,
+ input wire we
+);
+
+localparam PWIDTH = WIDE ? 16 : 8;
+localparam PCOUNT = WIDE ? 15 : 7;
+localparam VRAMSZ = WIDE ? 1536 : 2560;
+localparam VRAMAW = WIDE ? 11 : 12;
+
+localparam PROMSZ = MINIFONT ? 1024 : 2048;
+localparam PROMAW = MINIFONT ? 10 : 11;
+
+wire hs;
+wire vs;
+wire start_frame;
+wire start_line;
+wire pxl_accept;
+wire [9:0]pxl_x;
+wire [9:0]pxl_y;
+
+assign hsync = hs;
+assign vsync = vs;
+assign active = pxl_accept;
+assign frame = start_frame;
+
+display_timing #(
+ .HZNT_FRONT(HZNT_FRONT),
+ .HZNT_SYNC(HZNT_SYNC),
+ .HZNT_BACK(HZNT_BACK),
+ .HZNT_ACTIVE(HZNT_ACTIVE),
+ .VERT_FRONT(VERT_FRONT),
+ .VERT_SYNC(VERT_SYNC),
+ .VERT_BACK(VERT_BACK),
+ .VERT_ACTIVE(VERT_ACTIVE)
+ ) timing (
+ .clk(clk),
+ .hsync(hs),
+ .vsync(vs),
+ .start_frame(start_frame),
+ .start_line(start_line),
+ .pxl_accept(pxl_accept),
+ .pxl_x(pxl_x),
+ .pxl_y(pxl_y)
+);
+
+// VIDEO RAM
+//
+reg [7:0] video_ram[0:VRAMSZ-1];
+
+`ifdef HEX_PATHS
+initial $readmemh("hdl/display/vram-40x30.hex", video_ram);
+`else
+initial $readmemh("vram-40x30.hex", video_ram);
+`endif
+
+wire re;
+wire [11:0] raddr;
+reg [7:0] vdata;
+
+always_ff @(posedge wclk) begin
+ if (we)
+ video_ram[waddr[VRAMAW-1:0]] <= wdata;
+end
+
+always_ff @(posedge clk) begin
+ if (re)
+ vdata <= video_ram[raddr[VRAMAW-1:0]];
+end
+
+// PATTERN ROM
+//
+reg [7:0] pattern_rom [0:PROMSZ-1];
+
+`ifdef HEX_PATHS
+generate
+if (MINIFONT) initial $readmemh("hdl/display/fontdata-8x16x64.hex", pattern_rom);
+else initial $readmemh("hdl/display/fontdata-8x16x128.hex", pattern_rom);
+endgenerate
+`else
+generate
+if (MINIFONT) initial $readmemh("fontdata-8x16x64.hex", pattern_rom);
+else initial $readmemh("fontdata-8x16x128.hex", pattern_rom);
+endgenerate
+`endif
+
+reg [7:0]character_id;
+
+wire [PROMAW-1:0] prom_addr;
+
+// generate pattern rom address based on character id
+// and the low bits of the display line
+generate
+if (MINIFONT) assign prom_addr = { character_id[6], character_id[4:0], pxl_y[3:0] };
+else assign prom_addr = { character_id[6:0], pxl_y[3:0] };
+endgenerate
+
+reg [7:0]prom_data;
+
+always_ff @(posedge clk) begin
+ prom_data <= pattern_rom[prom_addr];
+end
+
+reg [PWIDTH-1:0]pattern;
+reg [PWIDTH-1:0]pattern_next;
+reg [3:0]pattern_count;
+reg [3:0]pattern_count_next;
+reg [3:0]pattern_count_sub1;
+reg pattern_count_done;
+
+assign { pattern_count_done, pattern_count_sub1 } = { 1'b0, pattern_count } - 5'd1;
+
+reg load_character_addr = 1'b0;
+reg load_character_addr_next;
+
+reg [11:0]vram_raddr;
+reg [11:0]vram_raddr_next;
+reg [11:0]vram_saddr;
+reg [11:0]vram_saddr_next;
+wire [11:0]vram_raddr_add1 = vram_raddr + 12'd1;
+
+assign raddr = vram_raddr;
+assign re = load_character_addr;
+
+reg [PWIDTH-1:0]pattern_expand;
+generate
+ if (WIDE) assign pattern_expand = {
+ prom_data[7], prom_data[7], prom_data[6], prom_data[6],
+ prom_data[5], prom_data[5], prom_data[4], prom_data[4],
+ prom_data[3], prom_data[3], prom_data[2], prom_data[2],
+ prom_data[1], prom_data[1], prom_data[0], prom_data[0] };
+ else assign pattern_expand = prom_data;
+endgenerate
+
+always_comb begin
+ vram_raddr_next = vram_raddr;
+ vram_saddr_next = vram_saddr;
+ load_character_addr_next = 1'b0;
+ pattern_next = pattern;
+ pattern_count_next = pattern_count;
+
+ if (start_frame) begin
+ vram_raddr_next = 12'd0;
+ end
+ if (start_line) begin
+ load_character_addr_next = 1'b1;
+ // if we're at the first line of a character, save
+ // the vram address, otherwise rewind it back to the
+ // last start of line
+ if (pxl_y[3:0] == 4'b0000) begin
+ vram_saddr_next = vram_raddr;
+ end else begin
+ vram_raddr_next = vram_saddr;
+ end
+ end
+ if (pxl_accept) begin
+ if (pattern_count_done) begin
+ pattern_next = pattern_expand;
+ pattern_count_next = PCOUNT;
+ load_character_addr_next = 1'b1;
+ vram_raddr_next = vram_raddr_add1;
+ end else begin
+ pattern_next = { pattern[PWIDTH-2:0], 1'b0 };
+ pattern_count_next = pattern_count_sub1;
+ end
+ end
+end
+
+always_ff @(posedge clk) begin
+ pattern <= pattern_next;
+ pattern_count <= pattern_count_next;
+ load_character_addr = load_character_addr_next;
+ vram_raddr <= vram_raddr_next;
+ vram_saddr <= vram_saddr_next;
+ character_id <= vdata;
+end
+
+assign red = active ? { BPP {pattern[PWIDTH-1]} } : {BPP{1'b0}};
+assign grn = active ? { BPP {pattern[PWIDTH-1]} } : {BPP{1'b0}};
+assign blu = active ? { BPP {1'b1} } : {BPP{1'b0}};
+
+endmodule
diff --git a/hdl/display/display_timing.sv b/hdl/display/display_timing.sv
@@ -0,0 +1,205 @@
+// Copyright 2020, Brian Swetland <swetland@frotz.net>
+// Licensed under the Apache License, Version 2.0.
+
+`default_nettype none
+
+module display_timing #(
+ // horizontal timing (all values -1)
+ parameter HZNT_FRONT = 15,
+ parameter HZNT_SYNC = 95,
+ parameter HZNT_BACK = 47,
+ parameter HZNT_ACTIVE = 639,
+
+ // vertical timing (all values -1)
+ parameter VERT_FRONT = 11,
+ parameter VERT_SYNC = 1,
+ parameter VERT_BACK = 29,
+ parameter VERT_ACTIVE = 479
+)(
+ input wire clk,
+
+ output wire hsync,
+ output wire vsync,
+ output wire start_frame,
+ output wire start_line,
+ output wire pxl_accept,
+ output wire [9:0] pxl_x,
+ output wire [9:0] pxl_y
+);
+
+localparam HS_FRONT = 2'd0;
+localparam HS_SYNC = 2'd1;
+localparam HS_BACK = 2'd2;
+localparam HS_ACTIVE = 2'd3;
+
+localparam VS_FRONT = 2'd0;
+localparam VS_SYNC = 2'd1;
+localparam VS_BACK = 2'd2;
+localparam VS_ACTIVE = 2'd3;
+
+reg [1:0] v_state = VS_FRONT;
+reg [1:0] v_state_next;
+reg v_sync = 1'b1;
+reg v_sync_next;
+reg v_active = 1'b0;
+reg v_active_next;
+reg [9:0] v_count = 10'b0;
+reg [9:0] v_count_next;
+wire [9:0] v_count_add1;
+reg [7:0] v_countdown = VERT_FRONT;
+reg [7:0] v_countdown_next;
+wire [7:0] v_countdown_sub1;
+wire v_countdown_done;
+
+reg [1:0] h_state = HS_FRONT;
+reg [1:0] h_state_next;
+reg h_sync = 1'b1;
+reg h_sync_next;
+reg h_active = 1'b0;
+reg h_active_next;
+reg [9:0] h_count = 10'b0;
+reg [9:0] h_count_next;
+wire [9:0] h_count_add1;
+reg [7:0] h_countdown = HZNT_FRONT;
+reg [7:0] h_countdown_next;
+wire [7:0] h_countdown_sub1;
+wire h_countdown_done;
+
+reg new_line = 1'b0;
+reg new_frame = 1'b0;
+reg new_line_next;
+reg new_frame_next;
+
+assign v_count_add1 = v_count + 9'd1;
+assign h_count_add1 = h_count + 9'd1;
+
+assign { h_countdown_done, h_countdown_sub1 } = { 1'b0, h_countdown } - 9'd1;
+assign { v_countdown_done, v_countdown_sub1 } = { 1'b0, v_countdown } - 9'd1;
+
+// outputs
+assign hsync = h_sync;
+assign vsync = v_sync;
+assign start_frame = new_frame;
+assign start_line = new_line;
+assign pxl_accept = h_active & v_active;
+assign pxl_x = h_count;
+assign pxl_y = v_count;
+
+always_comb begin
+ h_state_next = h_state;
+ h_count_next = h_count;
+ h_countdown_next = h_countdown;
+ h_active_next = h_active;
+ h_sync_next = h_sync;
+ new_line_next = 1'b0;
+
+ case (h_state)
+ HS_FRONT: begin
+ if (h_countdown_done) begin
+ h_state_next = HS_SYNC;
+ h_countdown_next = HZNT_SYNC;
+ h_sync_next = 1'b0;
+ end else begin
+ h_countdown_next = h_countdown_sub1;
+ end
+ end
+ HS_SYNC: begin
+ if (h_countdown_done) begin
+ h_state_next = HS_BACK;
+ h_countdown_next = HZNT_BACK;
+ h_sync_next = 1'b1;
+ end else begin
+ h_countdown_next = h_countdown_sub1;
+ end
+ end
+ HS_BACK: begin
+ if (h_countdown_done) begin
+ h_state_next = HS_ACTIVE;
+ h_countdown_next = HZNT_FRONT;
+ h_active_next = 1'b1;
+ end else begin
+ h_countdown_next = h_countdown_sub1;
+ end
+ end
+ HS_ACTIVE: begin
+ if (h_count == HZNT_ACTIVE) begin
+ h_state_next = HS_FRONT;
+ h_count_next = 0;
+ new_line_next = 1'b1;
+ h_active_next = 1'b0;
+ end else begin
+ h_count_next = h_count_add1;
+ end
+ end
+ endcase
+end
+
+always_comb begin
+ v_state_next = v_state;
+ v_count_next = v_count;
+ v_countdown_next = v_countdown;
+ v_active_next = v_active;
+ v_sync_next = v_sync;
+ new_frame_next = 1'b0;
+
+ case (v_state)
+ VS_FRONT: begin
+ if (v_countdown_done) begin
+ v_state_next = VS_SYNC;
+ v_countdown_next = VERT_SYNC;
+ v_sync_next = 1'b0;
+ end else begin
+ v_countdown_next = v_countdown_sub1;
+ end
+ end
+ VS_SYNC: begin
+ if (v_countdown_done) begin
+ v_state_next = VS_BACK;
+ v_countdown_next = VERT_BACK;
+ v_sync_next = 1'b1;
+ end else begin
+ v_countdown_next = v_countdown_sub1;
+ end
+ end
+ VS_BACK: begin
+ if (v_countdown_done) begin
+ v_state_next = VS_ACTIVE;
+ v_countdown_next = VERT_FRONT;
+ v_active_next = 1'b1;
+ end else begin
+ v_countdown_next = v_countdown_sub1;
+ end
+ end
+ VS_ACTIVE: begin
+ if (v_count == VERT_ACTIVE) begin
+ v_state_next = VS_FRONT;
+ v_count_next = 0;
+ v_active_next = 1'b0;
+ new_frame_next = 1'b1;
+ end else begin
+ v_count_next = v_count_add1;
+ end
+ end
+ endcase
+end
+
+always_ff @(posedge clk) begin
+ h_state <= h_state_next;
+ h_sync <= h_sync_next;
+ h_count <= h_count_next;
+ h_countdown <= h_countdown_next;
+ h_active <= h_active_next;
+
+ new_line <= new_line_next;
+ new_frame <= new_frame_next & new_line_next;
+
+ if (new_line_next) begin
+ v_state <= v_state_next;
+ v_sync <= v_sync_next;
+ v_count <= v_count_next;
+ v_countdown <= v_countdown_next;
+ v_active <= v_active_next;
+ end
+end
+
+endmodule
diff --git a/hdl/display/fontdata-8x16x128.hex b/hdl/display/fontdata-8x16x128.hex
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+fe
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+d6
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diff --git a/hdl/icebreaker_hdmi111.sv b/hdl/icebreaker_hdmi111.sv
@@ -0,0 +1,85 @@
+// Copyright 2018, Brian Swetland <swetland@frotz.net>
+// Licensed under the Apache License, Version 2.0.
+
+`default_nettype none
+
+module top(
+ input clk12m_in,
+ output hdmi_red,
+ output hdmi_grn,
+ output hdmi_blu,
+ output hdmi_hsync,
+ output hdmi_vsync,
+ output hdmi_de,
+ output hdmi_clk,
+ input uart_rx,
+ output uart_tx,
+ output led_red,
+ output led_grn
+);
+
+wire clk12m;
+wire clk25m;
+
+pll_12_25 pll0 (
+ .clk12m_in(clk12m_in),
+ .clk12m_out(clk12m),
+ .clk25m_out(clk25m),
+ .lock(),
+ .reset(1'b1)
+);
+
+`ifdef verilator
+assign hdmi_clk = clk25m;
+`else
+SB_IO #(
+ .PIN_TYPE(6'b010000), // DDR OUTPUT
+ .PULLUP(1'b0),
+ .NEG_TRIGGER(1'b0),
+ .IO_STANDARD("SB_LVCMOS")
+ ) hdmi_clk_io (
+ .PACKAGE_PIN(hdmi_clk),
+ .LATCH_INPUT_VALUE(),
+ .CLOCK_ENABLE(), // per docs, leave discon for always enable
+ .INPUT_CLK(),
+ .OUTPUT_CLK(clk25m),
+ .D_OUT_0(1'b1),
+ .D_OUT_1(1'b0),
+ .D_IN_0(),
+ .D_IN_1()
+ );
+`endif
+
+wire [15:0]dbg_wdata;
+wire [15:0]dbg_waddr;
+wire dbg_we;
+
+display #(
+ .BPP(1),
+ ) display0 (
+ .clk(clk25m),
+ .red(hdmi_red),
+ .grn(hdmi_grn),
+ .blu(hdmi_blu),
+ .hsync(hdmi_hsync),
+ .vsync(hdmi_vsync),
+ .active(hdmi_de),
+ .frame(),
+ .wclk(clk25m),
+ .waddr(dbg_waddr[11:0]),
+ .wdata(dbg_wdata[7:0]),
+ .we(dbg_we)
+);
+
+uart_debug_ifc uart(
+ .sys_clk(clk12m),
+ .sys_wr(dbg_we),
+ .sys_waddr(dbg_waddr),
+ .sys_wdata(dbg_wdata),
+ .uart_rx(uart_rx),
+ .uart_tx(uart_tx),
+ .led_red(led_red),
+ .led_grn(led_grn)
+ );
+
+endmodule
diff --git a/hdl/lattice/pll_12_25.v b/hdl/lattice/pll_12_25.v
@@ -38,7 +38,9 @@ defparam pll_inst.SHIFTREG_DIV_MODE = 2'b00;
defparam pll_inst.PLLOUT_SELECT_PORTB = "GENCLK";
defparam pll_inst.ENABLE_ICEGATE_PORTA = 1'b0;
defparam pll_inst.ENABLE_ICEGATE_PORTB = 1'b0;
-
+`else
+assign clk12m_out = clk12m_in;
+assign clk25m_out = clk12m_in;
`endif
endmodule
diff --git a/project/display.def b/project/display.def
@@ -0,0 +1,6 @@
+
+PROJECT_TYPE := verilator-sim
+
+PROJECT_SRCS := hdl/testdisplay.sv hdl/display/display.sv hdl/display/display_timing.sv
+
+PROJECT_VOPTS := -CFLAGS -DVGA
diff --git a/project/icebreaker-hdmi111.def b/project/icebreaker-hdmi111.def
@@ -0,0 +1,9 @@
+
+PROJECT_TYPE := nextpnr-ice40
+
+PROJECT_SRCS := hdl/icebreaker_hdmi111.sv hdl/board_icebreaker_hdmi111.pcf
+PROJECT_SRCS += hdl/lattice/pll_12_25.v
+PROJECT_SRCS += hdl/uart_debug_ifc.sv hdl/uart_rx.sv hdl/crc8_serial.sv
+PROJECT_SRCS += hdl/display/display.sv hdl/display/display_timing.sv
+
+PROJECT_NEXTPNR_OPTS := --package sg48 --up5k
